TDE2: Projeto DEC/Display Especial

DEC’s de 2026/2

Objetivo: a idéia é usar os conhecimentos adquiridos em Circuitos Combinais (Eletrônica Digital Combinacional) para projetar e realizar DEC’s para Displays de 7-Segmentos, capazes de mostrar mensagens, principalmente, se cada projeto for adequadamente organizado ao lado de outro.

Para realizar este circuito o projetista pode fazer uso de Mapas de Karnaugh (uso das opções: Projeto > Analisar Circuito > Entradas e Saídas, Projeto > Analisar Circuito > Tabela Verdade e Projeto > Analisar Circuito > Minimizada, do Logisim-evolution), multiplexadores, decodificadores ou pastilhas AOI para sintetizar o circuito. O que importa é buscar uma redução drástica no número de pastilhas necessárias para completar cada circuito.

Acompanhe pela figura abaixo:

Cada coluna na tabela acima, destaca um projeto específico (diferente dos outros), o que implica na criação de um DEC específico para cada coluna, capaz de gerar a sequência de caracteres para determinado código BCD de entrada (linhas ${0000}_{(2)}=0_{(10)}$$0000_{(2)}=0_{(10)}$ até ${1001}_{(2)}=9_{(10)}$$1001_{(2)}=9_{(10)}$).

Isto significa que cada coluna de 1 até 10 corresponde a um projeto/equipe, responsável pelo mesmo.

São então 10 projetos. A idéia é que se os 10 projetos forem realizados, um outro circuito (providenciado pelo professor), gerará o código de entrada, de ${0000}_{(2)}=0_{(10)}$$0000_{(2)}=0_{(10)}$ até ${1001}_{(2)}=9_{(10)}$$1001_{(2)}=9_{(10)}$, o que vai fazer com que cada projeto apresente o seu caracterer especídifo para o código de entrada e se os projetos/proto-boards forem arranjados lado a lada e sequencialmente da forma mostrada na tabela anterior, para cada novo código de entrada vai surgir uma “frase” nos 10 displays.

Por exemplo, para o códifo de entrada $Input=4_{(10)}={0100}_{(2)}$$Input=4_{(10)}=0100_{(2)}$, se cada projeto for colocado lado a lado como prevê a tabela anterior, nos diplays deve surgir a mensagem “SoLar oPen”.

Observações:

• Estão previstos 10 projetos, um para cada equipe. Cada um é diferente do outro.

• Cada equipe é formada por 2 alunos (no máximo 3, sob autorização prévia do professor).

• Cada equipe deve providenciar e identificar claramente os bits de entrada do seu circuito, seguinto o padrão BCD, no qual $A=$$A=$ bit LSB e $D=$$D=$ bit MSB.

• Note que 16 combinações de código de entrada são possíveis, mas apenas 10 (sequencial decilam, cósigo BCD) são usados. O que significa que sim, podem ocorrer casos de “don´t care”.

Esperado no Relatório

• Organização e clareza de informações;

• Qualquer outra pessoa que ler este relatório deve ser capaz de reproduzir (remontar) o circuito e compreender as estratégias usadas para alcançar a versão de projeto que culminou no circuito final apresentado.

• Evitar capa. Imite um artigo acadêmico de até 6 páginas. Buscar algum artigo técnico na IEEE Spectrum, que contêm artigos como:

  • Construa uma fechadura oculta usando um sensor de imagens magnético (cartão RFID) > Somente o gesto certo pode abri-lo,
  • Dynamic Weighing Using MLP Neural Network Implemented on ARM Board Equipped with NPU (Fernando Passold & Davi Schena da Silva), 2025.

  Opcionalmente você pode se inspirar no template do tipo IEEE Conference Proceedings: conference-template-a4.docx.

Itens/Seções do Relatório

O Relatório deve conter os seguintes itens:

1. O problema: apresente o seu problema. No que consiste o seu projeto. Não apresente a tabela completa mostrada na figura acima, mas deixa claro o Número do seu projeto. Você pode apresentar a tabela geral mostrada no início desta página apenas se for para explicar que o seu projeto é parte de um projeto maior, mas o texto deve voltar a atenção para o seu projeto.

2. Tabela Verdade do DEC: apresente a Tabela verdade completa do seu DEC, incluindo as 16 combinações binárias de entrada. Deixe claro como serão tratados (ou não ) os códigos “don’t care”. Está sendo previsto como o display deve se comportar para códigos não-BCD!? Deixar claramente indicado, o tipo de display de 7-segmentos que será usado. Se é o de Cátodo comum, cujo pino comum é ligado no $GND$$GND$ e seus segmentos trabalham na configuração “ativo alto” ($a=\dots$$a=\ldots$). Ou se será usado display de Ãnodo Comum, com pino comum ligado ao $+Vcc$$+Vcc$ e onde os segmentos trabalham na configuração “ativo baixo” ($\bar{a}=\dots$$\overline{a}=\ldots$). Note que os 2 displays são esteticamente semelhantes, o que difere é seu código e forma de alimentação. E todos os displays de 7-segmentos exigem resistores para reduzir a d.d.p. aplicada sobre os leds que compões seus segmentos.

3. Resolução: a) apresente os Mapas de Karnaugh, agrupamentos realizados e equações derivadas dos mapas/agrupamentos ou b) a forma como pretende “programar” as entradas de cada MUXes (deixa claro o tamanho do(s) MUX(es) adotados ou c) deduza/mostre as equações que explicam a porta usada na saída de um DEC 4/10 ou DEC 4/16. Você é livre para escolher a sua forma de solução, (a), (b) ou (c). Pode até misturar diferentes abordagens. Use (aprenda) a usar um editor de equações para criar um documento técnicamente correto.

4. Otimizações: exponha e explique como otimizou o circuito usando a mesma porta lógica para repetir os mesmos segmentos de expressões booleanas (expressões boolenas parciais compartilhadas por mais de uma variável de saída) ou (se foi o caso), porque resolveu usar apenas portas NAND ou apenas NOR para sintetizar uma ou outra saída ou porque resolveu usar um circuito do tipo AOI. Enfim, deixe claro que estratégia(s) usou para minimizar a quantidade de pastilhas necessárias para implementar (realizar) a sua solução. Por exemplo, suponha que a equação inicial para o segmento $a$$a$ tenha gerado a expressão: $a=\dots +D\bar{C}B+\dots$$a=\ldots+D\overline{C}B+\ldots$ e que o segmento $d$$d$ contenha a mesma expressão booleana parcial: $d=\dots +A\bar{C}B+\dots$$d=\ldots+A\overline{C}B+\ldots$. Note que o segmento de expressão lógica $\bar{C}B$$\overline{C}B$ não deveria ser montado/realizado 2 vezes. A parte deste cirecuito associado com esta expressão (AND(2)) seria executada/montada apenas 1 única vez e compartilhada tanto pelos circuitos do segmento $a$$a$ quando segmento $d$$d$ ou mais se for o caso. Considere que, como o circuito implica 7 variáveis de saída, eventualmente poderiam ser usadas 7 pastilhas AOI + 1 única pastilha do tipo 74LS04 (6 portas inversoras) para sintetizar todo o circuito, o que contabiliza um uso final de 8 pastilhas. Então são esperados circuitos usando menos de 8 pastilhas (o que já é algo “grande”).

   

5. Diagrama Elétrico Final: apresente o diagrama elétrico final do circuito com pastilhas numeradas (U1, U2a, U3c, CI.1, CI.2, etc), com números dos pinos indicados nas pastilhas ou portas lógicas (afinal de contas, você vai montar este circuito), e com o nome dos pinos de entrada (caso das pastilhas MSI, entradas: A0, A1, S1, S0, saída ${\bar{O}}_1$$\overline{O}_1$, etc), resistores R1, R2, etc.

6. Lista de Material (BOM = Bill of Materials): apresente a Lista de Material, relacionando os componentes necessários sendo coerente com a mesma numeração apreesentada no diagrama elétrico. Por exemplo: Parts: R1 à R7 = 330 Ω x 1/8W; R8 = 10 KΩ x 1/8W; D1 = 1N4148; U1, U2, U5 = 74LS32; U3 = 74LS04; C1 = 100 µF x 25V; etc. Note: a lista não explica o que é cada componente. Apenas traz uma relação compatível com a numeração que aparece no diagrama elétrico apresentado.

7. Fim. Não existe, não se exige nenhum item chamado conclusões. Trata-se de um projeto e não de um estudo. Nâo apresente fotos do projeto ou das partes realizadas. Isto é um relatório técnico não um Documento de Verificação. Guarde as fotos ou vídeos para si mesmo ou exponha na sua rede social, mas não neste relatório.

Detalhes estéticos (no Relatório)

• Usar fonte tamanho 10 para o corpo principal do documento.
• Incluir figuras exportadas no formato de arquivos PNG e não print-screens. As figuras contidas no documento obviamente serão re-escalonadas mas não devem perder sua legibilidade, caso contrário, aquele item é desconsiderado e perde pontos.
• Tente não ultrapassar 10 páginas. Acima de 10 páginas vai ocorrer uma penalização na nota final do relatório. Cada página extra que ultrapassar as 10 permitidas vai reduzir a nota final em 5%.

Outras observações

• Espera-se que o circuito funcione na prática.
• Note que 50% desta nota (TDE) corresponde ao circuito montado e funcionado 100%. Os outros 50% da avaliação (este TDE) corresponde a este relatório.
• Isto implica em reservar previamente e com consentimento do Almoxarifado do curso, um bom proto-board (ou você usar o seu próprio, eventualmente novo).
• Da mesma forma, você deve conferir, reservar e retirar os componentes necessários no Almoxarifado do curso. Isto implica contatos prévios com o Almoxarifado na forma de emails ou outra forma de comunicação.
• Não deixe para montar o circuito no dia da apresentação. As chances do mesmo não funcionar por diversos problemas como falhas no proto-board, maus contados ou pastilhas queimadas são grandes e não improváveis. Sugere-se como mínimo, iniciar a montagem, 1 semana antes da data de apresentação, usando o seu tempo livre (são as horas de TDE previstas para este projeto).
• Deixe bem claro os pontos de entrada $D$$D$, $C$$C$, $B$$B$ e $A$$A$ e os pontos de alimentaçao ($GND$$GND$ e $+Vcc$$+Vcc$) do seu circuito e tente poscionar o seu display num canto do proto-board de forma a facilitar a visualização dos caracteres formados caso mais de um projeto seja interligado ao mesmo circuito gerador do código de entrada para efeitos de visualização das frases previstas.

Últimas notas

Podem ser usadas pastilhas “AOI” que são pastilhas (CIs) que integram diferentes combinações de portas lógicas básicas And-Or-Inverter, dai o seu nome, AOI.

Por exemplo, a figura à seguir mostra a pastilha 74LS54.

Esta pastilha traz portas And-Or-Inverter na configuração 4-wide 2-input 3-input AOI gates, que internamente realiza a seguinte função lógica:

$Y=\overline{AB+CDE+FG+HJK}$$Y=\overline{AB+CDE+FG+HJK}$

Existem outas pastilhas AOI: 74LS51 (2-wide 2-input 2-wide 3-input AOI gates) e 74LS55 (2-wide 4-input AOI gates).

Informações sobre CIs

O estudante é o responsável por buscar as informações dos CIs usados buscando informações em:

• DataBooks ou Cookbook de CIs TTL (ou mesmo CMOS) (presentes fisicamente no Almoxarifado do curso);
• Série Lógica 74 (TTL), página da Electronics Club: https://electronicsclub.info/74series.htm
• Série Lógica 4000 (CMOS), página da Electronics Club: https://electronicsclub.info/cmos.htm (apenas leve em consideração que não se recomenda o uso desta série por questões de baixa robustez frente à descargas eletrostáticas, apesar da maior flexibilidade de alimentação)
• Circuitos Integrados (em geral): https://octopart.com/pt/electronic-parts/integrated-circuits-ics (Selecionar CIs lógicos ou Logic Gates neste caso)
• Texas Instruments : Logic Gates: https://www.ti.com/product-category/logic-voltage-translation/logic-gates/overview.html
• AllDataSheet.com: https://www.alldatasheet.com/datasheet-pdf/pdf/53738/FAIRCHILD/7400.html

Fim

Fernando Passold, em 27/10/2026.